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第二十七讲 同步时序逻辑电路的设计

7.5 同步时序逻辑电路的设计
用SSI触发器
16进制以内
7.5.1 同步时序逻辑电路的设计方法
设计关键：
设计步骤：
1．根据设计要求，设定状态，画出状态转换图。
2．状态化简
3．状态分配，列出状态转换编码表
4．选择触发器的类型，求出状态方程、驱动方程、输出方程
5．根据驱动方程和输出方程画逻辑图。
6．检查电路有无自启动能力
7.5.2 同步时序逻辑电路的设计举例
[例7.5.1] 试设计一个同步七进制加法计数器。
按设计步骤进行
[例7.5.2] 设计一个脉冲序列为10100的序列脉冲发生器。
按设计步骤进行

思考：若设计异步时序电路，与同步时序电路应有何不同？

.5 同步时序逻辑电路的设计
设计：根据给定逻辑功能的要求，设计出能满足要求的同步时序逻辑电路。
和分析正好相反，因此先回忆同步时序电路的分析，已经学习过的知识点就可以略讲，而强调与分析过程中不同的新知识。
用SSI触发器（用MSI器件实现的方法已经讲过了）
16进制以内（更大容量的计数器采用级联法实现）
7.5.1 同步时序逻辑电路的设计方法

设计关键：根据设计要求→确定状态转换的规律→求出各触发器的驱动方程。

设计步骤：（先简单介绍，通过以下的举例后，再进行总结，特别再点出设计关键）
1．根据设计要求，设定状态，画出状态转换图。
2．状态化简
前提：保证满足逻辑功能要求。
方法：将等价状态（多余的重复状态）合并为一个状态。
3．状态分配，列出状态转换编码表
通常采用自然二进制数进行编码。N为电路的状态数。
每个触发器表示一位二进制数，因此，触发器的数目n可按下式确定
（7.5.1）
4．画状态转换卡诺图，求出状态方程、输出方程
选择触发器的类型（一般可选JKF/F或DF/F，由于JK触发器使用比较灵活，因此，在设计中多选用JK触发器。）
将状态方程和触发器的特性方程进行比较→驱动方程。
5．根据驱动方程和输出方程画逻辑图。
6．检查电路有无自启动能力。
如设计的电路存在无效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动返回有效状态工作。如能回到有效状态，则电路有自启动能力；如不能，则需修改设计，使电路具有自启动能力。

7.5.2 同步时序逻辑电路的设计举例
掌握一种方法，需要通过一定的举例、做练习。因此本节内容的学习方法：课堂上听懂方法、步骤、关键点，再通过一定量的课后作业巩固。
[例7.5.1] 试设计一个同步七进制加法计数器。
解：设计步骤
（1）根据设计要求，设定状态，画状态转换图。
七进制→7个状态→用S0，S1，…，S6表示
状态转换图如教材中图7.5.1所示。
（2）状态化简。
本例中7个状态都是有效状态。

3）状态分配，列状态转换编码表。
根据式 ，→ N＝7，n＝3，即采用三个触发器。
选用三位自然二进制加法计数编码→列出状态转换编码表。

（4）选择触发器的类型，求出状态方程，驱动方程和输出方程。
根据状态转换编码表→图7.5.2所示的各触发器次态和输出函数的卡诺图。得

（5）根据驱动方程和输出方程画逻辑图。教材中图7.5.3所示。
（6）检查电路有无自启动能力。
电路有一个无效状态111，将该状态代入状态方程中得000。这说明一旦电路进入无效状态时，只要再输入一个计数脉冲CP，电路便回到有效状态000。
因此，具有自启动能力。
[例7.5.2] 设计一个脉冲序列为10100的序列脉冲发生器。
解：设计步骤
（1）根据设计要求设定状态，画状态转换图。
由于串行输出Y的脉冲序列为10100，故电路应有5个状态，即N＝5，它们分别用S0 ，S1 ，…，S4表示。输入第一个时钟脉冲CP时，状态由S0转到S1 ，输出Y＝1：输入第二个CP时，状态由S1转为S2 ，输出Y＝0；其余依次类推。
画状态转换图，教材中图7.5.4所示。
（2）状态分配，列出状态转换编码表。
根据式可知，在N＝5时，n＝3，即采用三位二进制代码。
可列出表7.5.2所示的状态转换编码表。
（3）选择触发器类型，求输出方程、状态方程和驱动方程。
根据状态转换编码表→图7.5.5所示的各触发器次态和输出函数的卡诺图。得

（4）根据驱动方程和输出方程画逻辑图。如图7.5.6所示。
（5）检查电路有无自启动能力。
该电路的3个无效状态101、110、111代入状态方程中进行计算后获得的010、010、000都为有效状态，这说明一旦电路进入无效状态时，只要继续输入时钟脉冲CP，电路便可自动返回有效状态工作。
电路有自启动能力。
思考：若设计异步时序电路，与同步时序电路应有何不同？